Formation : Langage VHDL : du modèle au matériel - (formation éligible au titre du DIF)

Se former avec ENST / Telecom PARIS

Objectifs :
Maîtriser le langage VHDL. Pratiquer sur des plateformes logicielles utilisées dans l'industrie afin d'en appréhender les performances et les limitations. Connaître les principaux écueils et savoir les contourner. Identifier les parties du langage destinées à la modélisation et celles réservées à la synthèse.

Pré-requis :
Toute personne impliquée dans le développement de dispositifs numériques (ASIC, circuits logiques programmables, systèmes numériques) du chef de projet à l’ingénieurde développement et désireuse de faire évoluer simplement et rapidement ses méthodes vers la spécification simulable et la synthèse.Des connaissances de base en programmationsont nécessaires.

Introduction au langage VHDL * Historique du langage * Différents niveaux de description * Principes de la simulation événementielle * Unités de compilation * L'organisation informatique des projets * Syntaxe (typologie, description structurelle et fonctionnelle, description parallèle et séquentielle) Pratique * Prise en main des outils * Compilation * Edition de liens * Simulation * Description de stimuli * Analyse des résultats Généricité et génération * Entrées/sorties * Fonctions de résolutions * Paquetages normalisés * Sous-ensemble de la syntaxe pour la synthèse * Pièges classiques à éviter Pratique * Synchronisme et asynchronisme * Généricité et génération * Exemple d'une unité de traitement * Exemple de dispositif de contrôle