Formation : Synthèse logique des circuits numériques avec VHDL
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TELECOM BRETAGNE
- Renseignements :
- Durée : 3 Jours
- Type : N.C.
- Diplômant : Oui
-
Prix H.T. € :1330.00
- Objectifs :
- VHDL, langage de description des circuits et systèmes numériques, a été normalisé par l'IEEE en 1988 et s'est depuis très vite imposé comme un standard, aussi bien pour la simulation que pour la synthèse logique des circuits numériques.
En fin de stage, les participants doivent être capables d'utiliser le langage VHDL pour décrire un circuit numérique au niveau RTL et réaliser sa synthèse logique.
- Public visé :
-
Techniciens et ingénieurs impliqués dans la conception de cartes ou circuits intégrés numériques.
- Pré-requis :
- La connaissance préalable d'un langage de programmation évolué est fortement souhaitable (Pascal, C...).
- 1) LE LANGAGE VHDL SYNTHETISABLE
Introduction : qu'est-ce qu'un langage de description de matériel ?
Les unités de conception
- Entités
- Architectures
- Paquetages
Types et classes de données
- Types énuméré et entiers
- Les tableaux
- Constantes, variables et signaux
Les instructions
- Instructions séquentielles
- Instructions concurrentes
Déclarations et attributs
Les sous-programmes
La généricité : écriture de modèles paramétrables
2) LA SYNTHESE LOGIQUE ET VHDL
- Paquetages d'aide à la synthèse
- Techniques de modélisation pour la synthèse
Travaux Pratiques
Les outils utilisés pendant les travaux pratiques sont les logiciels de simulation ModelSim et de synthèse logique Synopsys (sous Unix).
- TP1 (jour 1): Découverte du langage, première modélisation et simulation d'un compteur
- TP2 (jour 2): Première approche de la synthèse
- TP3 (jour 3): Synthèse logique d'un circuit complet de tirage de dés et simulation après synthèse
13/10/2008 au 15/10/2008 (29)
